MODUL IV: LAPORAN AKHIR 1

[KEMBALI KE MENU SEBELUMNYA]

DAFTAR ISI

1. Kondisi

2. Gambar Rangkaian Simulasi

3. Video Simulasi

4. Prinsip Kerja Rangkaian

5. Link Download

1. Jurnal [Kembali]

          

       

2. Alat dan Bahan [Kembali]

A. ALAT

• Panel DL 2203C 
• Panel DL 2203D
• Panel DL 2203S
• Jumper

Gambar 1.1 Module D'Lorenzo

Gambar 1.2 Jumper

B. BAHAN (PROTEUS)

 1.  IC 74111

 

Flip-flop adalah rangkaian elektronika yang memilki dua kondisi stabil dan dapat digunakan untuk menyimpan informasi. Kelebihan JK Flip-flop adalah tidak adanya kondisi terlarang atau yang berarti di beri berapapun inputan asalkan terdapat clock maka akan terjadi perubahan pada keluarannya / outputnya. berikut adalah symbol dan tabel kebenaran dari JK Flip-Flop.

Tabel Kebanaran JK Flip Flop

  2. Power DC

    3. Switch (SW-SPDT)

    4.  Gerbang AND

Gerbang logika AND adalah gerbang logika yang membutuhkan dua atau lebih masukan (input) untuk menghasilkan satu output. Ketika salah satu atau seluruh bilangan biner pada inputnya adalah 0 maka output yang akan dihasilkan juga 0. Sedangkan jika inputnya adalah 1 seluruhnya, maka outputnya adalah 1. dilihat bahwa pada gerbang AND, keluarannya akan bernilai 1 jika semua input adalah 1. Dan jika salah satu atau lebih input ada yang bernilai nol maka ouput akan bernilai nol. Untuk gerbang AND memakai prinsip perkalian.

5. Seven Segment

Gambar 5. Seven Segment

3. Rangkain Simulasi [Kembali]

4. Prinsip [Kembali]

Pada rangkaian ini digunakan 4 D flip flop yang dihubungkan ke seven segmen common katoda dan LED sebagai penanda dari adanya arus yang mengalir pada rangkaian. Seperti yang kita ketahui bahwa D flip flop dipengaruhi oleh inputan clock, maka ketika clock berlogika 1 dan D flip flop juga diberi logika 1 maka rangkaian akan langsung menampilkan outputnya dimana ini dapat dilihat pada lampu LED dan seven segmen katoda. Untuk D flip flop yang kedua harus menunggu output dari D flip flop yang pertama dimana output dari Q' , sedangkan flip flop kedua menerima masukan dari output flip flop pertama dan begitu juga untuk FF3 dan FF4. Sehingga untuk rangkaian ini bisa disebut asynchronous.

Rangkaian percobaan ini juga merupakan jenis shift register SISO (Serial In Serial Out) SISO dimana untuk SISO sendiri merupakan jenis shift register yang memiliki 1 input dan 1 output. Pada rangkaian ini bisa dilihat bahwa tiap FF memiliki 1 input dan 1 output sehingga 4 buah D flip flop dengan outputnya 4 bit. pada SISO ini data masuk dan keluar dari shift register dikontrol dari clock.

5. Video Rangkaian [Kembali]

6. Analisa [Kembali]

1. Analisa output yang dihasilkan tiap-tiap kondisi

Penyelesaian:

• ·       Kondisi 1

Berdasarkan percobaan yang telah dilakukan pada percobaan kondisi dimana untuk B3 sampai B6 diberi inputan 0, B0 dan B2 diberikan inputan 1, dan B1 diberi inputan X (dont care). maka didapatkan output yang mengalami pergeseran. Dimana output pertama akan menjadi inputan pada flip-flop kedua dan begitu untuk flip-flop 3 dan 4. Pada percobaan dengan modul De Lorenzo dapat kita ketahui bahwa kondisi 1 ini merupakan SISO (Serial In Serial Out) dimana data masuk dan data keluarnya akan bergeser satu persatu.

• ·       Kondisi 2

Berdasarkan percobaan yang telah dilakukan pada percobaan kondisi dimana untuk B3 sampai B6 diberi inputan 0, B1 diberikan inputan X, dan B0 diberi inputan 1 dan B2 kondisi fall time. Pada percobaan dengan modul De Lorenzo dapat kita ketahui bahwa kondisi 2 ini merupakan SIPO (Serial In Parallel Out) dimana data masuk satu persatu dan data keluarnya akan keluar bersamaan.

• ·       Kondisi 3

Berdasarkan percobaan yang telah dilakukan pada percobaan kondisi dimana untuk B3 sampai B6 diberi inputan X, B1 diberikan inputan 0, dan B0 dan B2 diberi inputan 1. Pada percobaan dengan modul De Lorenzo dapat kita ketahui bahwa kondisi 3 ini merupakan PISO (Parallel In Serial Out) dimana data masuk bersamaan dan data keluarnya akan keluar satu persatu atau bergantian.

• ·       Kondisi 4

Berdasarkan percobaan yang telah dilakukan pada percobaan kondisi dimana untuk B3 sampai B6 diberi inputan X, B0 diberikan inputan 1, dan B0 dan B2 kondisi 0. Pada percobaan dengan modul De Lorenzo dapat kita ketahui bahwa kondisi 1 ini merupakan PIPO (Parallel In Parallel Out) dimana data masuk dan data keluarnya akan bergeser bersamaan.

2. Jika gerbang AND pada rangkaian dihapus, sumber clock dihubungkan langsung ke flip-flop. Bandingkan output yang didapatkan.

Penyelesaian:

 Jika gerbang AND dihapus dan sumber clock dihubungkan langsung ke Flip Flop maka output yang dihasilkan akan sulit untuk ditentukan, suli ditentukan ini dalam konsep shift register dimana akan sulit mengelompokkan apakah inputnya Serial/Parallel begitu juga dengan outputnya. Hal ini disebabkan karena saat gerbang AND dihapus, maka clock dan outputnya akan tetap. Atau dengan kata lain gerbang AND ini berpengaruh pada output yang dihasilkan. Apabila gerbang AND dibari inputan 0, maka pada clock akan menghasilkan output berupa paralel out karena outputnya hanya 0 saja. Tetapi apabila gerbang AND diberi inputan 1, maka output yang dihasilkan berupa serial out, karena kemungkinan outputnya berubah-ubah bisa 1 ke 0 atau 0 ke 1. Jadi, gerbang AND berfungsi menentukan sifat dari outputnya sehingga data yang dihasilkan akurat.

7. Link Download [Kembali]

Download Html disini 

Download video disini

Download Rangkaian disini

Download Datasheet JK Flip- Flop disini

Download Datasheet 7- Segment disini

Download Datasheet Switch disini 

Download Datasheet Gerbang AND disini